Utz G. Baitinger

16 papers A 1C 1Journal 4Unranked 10
YearRankTypeTitle / Venue / Authors
1999 A conf
Efficient Switching Activity Simulation under a Real Delay Model Using a Bitparallel Approach.
DATE
Markus Bühler, Matthias Papesch, K. Kapp, Utz G. Baitinger
1999 — conf
Eine neue Methode zur Spezifikation von komplexen Steuerwerken unter der Randbedingung der Synthese und eines kurzen Entwurfszyklus.
MBMV
Bernd Stöhr, Utz G. Baitinger
1998 — conf
Switching Activity Analysis Using a Set Theoretical Approach.
MBMV
Markus Bühler, D. Dallmann, Utz G. Baitinger
1998 — conf
TESA: Timeparallel Estimation of Switching Activity under a real delay model.
ICECS
K. Kapp, Markus Bühler, D. Dallmann, Utz G. Baitinger
1997 — conf
CoDO - Eine Entwurfsumgebung für verteilte objektorientierte CAE-Werkzeuge.
Kommunikation in Verteilten Systemen
Peter E. H. Hofmann, Utz G. Baitinger
1996 — conf
An integrated concept for design project planning and design flow control.
EURO-DAC
Michael Ryba, Utz G. Baitinger
1994 — conf
Hardware Design - A Tools View.
IFIP Congress (3)
Utz G. Baitinger
1993 — conf
Parameterized VHDL Entities for the Simulation of Hybrid Circuits.
CHDL
Michael Ryba, Wolfram Seibold, Utz G. Baitinger, Ulrich Thelen
1992 — conf
Eine Umgebung zur Evaluierug paralleler Logiksimulationsverfahren.
Transputer-Anwender-Treffen
Philipp Lanchès, Utz G. Baitinger
1992 — conf
Parallele Vorverarbeitungsschritte für die verteilte Logiksimulation.
Transputer-Anwender-Treffen
Philipp Lanchès, Utz G. Baitinger
1990 — conf
A gate-matrix oriented partitioning approach for multilevel logical networks.
EURO-DAC
Frank H. Huentemann, Utz G. Baitinger
1989 J jnl
Optimal state chains and state codes in finite state machines.
IEEE Trans. Comput. Aided Des. Integr. Circuits Syst.
Rainer Amann, Utz G. Baitinger
1988 J jnl
CARLOS: an automated multilevel logic design system for CMOS semi-custom integrated circuits.
IEEE Trans. Comput. Aided Des. Integr. Circuits Syst.
Hans-Jörg Mathony, Utz G. Baitinger
1988 C conf
PLA based finite state machines using Johnson counters as state memories.
ICCD
Rainer Amann, Bernhard Eschermann, Utz G. Baitinger
1988 J jnl
Processor control part synthesis using effective partitioning algorithms.
Microprocess. Microprogramming
Helmut Mahler, H. Lieb, Utz G. Baitinger
1984 J jnl
Der rechnergestützte "Floor-Plan" und seine Rolle beim Entwurf höchstintegrierter Schaltungen / The role of floor-plan tools in the VLSI design process.
Elektron. Rechenanlagen
Utz G. Baitinger, Roland Schmid